IBM ha presentato una nuova tecnologia per semiconduttori sotto il nanometro, identificata come nodo da 0,7 nanometri, pari a 7 angstrom. Il risultato non riguarda un processore commerciale pronto per il mercato, ma una piattaforma di ricerca destinata a definire l’evoluzione dei chip logici oltre i nodi da 2, 1,4 e 1 nanometro. IBM indica una possibile adozione produttiva entro circa cinque anni, mentre il lavoro attuale serve a dimostrare che la miniaturizzazione può continuare anche quando le dimensioni dei dispositivi elettronici si avvicinano alla scala atomica.
La tecnologia si basa su una nuova architettura chiamata Nanostack, sviluppata da IBM Research come evoluzione dei transistor nanosheet gate-all-around. Nei chip più avanzati, la miniaturizzazione tradizionale ha finora ridotto le dimensioni dei dispositivi soprattutto sul piano orizzontale, aumentando la densità lungo gli assi X e Y del silicio. Nanostack introduce invece una struttura tridimensionale nella quale i transistor vengono sovrapposti e sfalsati verticalmente, utilizzando anche l’asse Z per aumentare il numero di componenti collocabili nella stessa superficie.
L’elemento centrale dell’architettura è la sovrapposizione sequenziale dei transistor di tipo n e p, i due componenti complementari necessari per realizzare circuiti CMOS. Nei processi convenzionali, NFET e PFET vengono normalmente collocati uno accanto all’altro. Nella soluzione IBM vengono invece costruiti su livelli differenti, permettendo di ridurre l’area occupata dalla cella logica e di separare in modo più efficiente l’instradamento di segnali e alimentazione. Questa configurazione rende possibile aumentare la densità senza limitarsi a comprimere ulteriormente ogni componente sul piano.
IBM indica che il nuovo nodo può collocare quasi 100 miliardi di transistor su una superficie grande quanto un’unghia, circa il doppio della densità raggiunta dal chip da 2 nanometri presentato dall’azienda nel 2021. Le proiezioni tecniche riportano fino al 50% di prestazioni in più oppure fino al 70% di efficienza energetica superiore rispetto alla generazione da 2 nanometri. Il confronto non descrive un prodotto finale già disponibile, ma l’obiettivo di prestazione che l’architettura Nanostack rende raggiungibile una volta completata la transizione verso processi produttivi adatti alla produzione su larga scala.
La struttura 3D non consiste semplicemente nel sovrapporre più strati di silicio. IBM ha dovuto sviluppare tecniche di thin dielectric wafer bonding, cioè un processo di giunzione tra wafer attraverso strati dielettrici estremamente sottili, necessario per formare la struttura multilivello senza introdurre difetti incompatibili con i requisiti dei dispositivi CMOS. Il team ha inoltre dimostrato il funzionamento di inverter CMOS, circuiti logici fondamentali composti da transistor n e p, verificando che l’architettura può eseguire commutazioni elettriche con le caratteristiche previste.
Nanostack permette anche di utilizzare materiali diversi nei canali dei transistor posizionati sui vari livelli. Questo aspetto è importante perché i transistor n e p non hanno necessariamente lo stesso comportamento elettrico e possono beneficiare di materiali, tensioni e configurazioni ottimizzate in modo indipendente. IBM descrive questa possibilità come dual-channel engineering: ogni canale può essere progettato per massimizzare prestazioni, mobilità dei portatori e consumo energetico, senza dover applicare lo stesso compromesso tecnologico a entrambi gli elementi della coppia CMOS.
Un’altra area rilevante è la memoria SRAM, utilizzata all’interno dei processori per cache e registri ad alta velocità. IBM ha presentato al simposio VLSI 2026 una cella SRAM basata su architettura Nanostack con un ridimensionamento dell’area del 40%. Nei chip per AI, la SRAM è particolarmente importante perché viene usata per mantenere vicino alle unità di calcolo dati, pesi e risultati intermedi, riducendo il numero di trasferimenti verso memorie più lente e più energivore. Ridurre la superficie della SRAM consente quindi di aumentare la quantità di memoria integrata o di liberare spazio per ulteriori unità logiche.
La tecnologia è pensata per carichi che richiedono grande densità di calcolo e alta efficienza energetica, inclusi acceleratori per addestramento e inferenza AI, infrastrutture cloud, processori per dispositivi mobili e sistemi elettronici ad alte prestazioni. IBM stima che un acceleratore costruito con tecnologia da 7 angstrom potrebbe raggiungere valori di throughput molto superiori rispetto agli acceleratori attuali, ma questi valori restano proiezioni legate alla maturazione dell’intero stack produttivo, non benchmark di un chip commerciale già fabbricato.
Per trasformare il dimostratore in una tecnologia industriale, IBM sta lavorando anche sui processi necessari alla produzione. La roadmap include litografia High-NA EUV, nuova generazione di litografia ultravioletta estrema ad alta apertura numerica, oltre a materiali di deposizione, incisione, bonding, metrologia 3D e sistemi di progettazione elettronica compatibili con circuiti tridimensionali. IBM e Lam Research hanno avviato nel marzo 2026 una collaborazione quinquennale su materiali, dry resist, etch, deposizione e processi High-NA EUV destinati proprio a costruire flussi produttivi completi per dispositivi nanosheet e Nanostack.
La presentazione di IBM mostra quindi un passaggio dalla sola miniaturizzazione bidimensionale alla scalabilità verticale dei transistor. Il nodo da 0,7 nanometri non va interpretato come la misura letterale di ogni elemento fisico del chip, perché nei semiconduttori moderni il nome del nodo identifica una generazione tecnologica e non una singola dimensione geometrica. Il dato più rilevante è l’architettura: IBM usa una pila di transistor CMOS realizzati in tre dimensioni per aumentare densità, ridurre l’area della memoria SRAM e mantenere una traiettoria di miglioramento delle prestazioni e dell’efficienza oltre il limite del nanometro.